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보도자료 - 주간브리핑: 국민의 알권리를 위하여 더 많은 정보를 투명하게 보여드리겠습니다.

주간브리핑 글내용
제목 제4회 반도체배치설계 공모전 개최
담당부서 반도체배치설계진흥실 작성일 2003-04-04
조회 4950




























































































































































































































































특허청 공고 제2003-9호

제4회 반도체배치설계 공모전 개최


특허청은 우수한 반도체설계 기술의 공개적인 발굴·포상·권리등록을 통하여
반도체 설계에 대한 연구개발 촉진 및 설계인력의 저변확대를 위하여
「제4회 반도체배치설계 공모전」을 개최하오니 많은 응모바랍니다.


 



2003년 4월 7일



특 허 청 장


 



height="13"> 신 청



  o 신청자격 : 국내 기업·연구소·대학의 개인 또는 단체
    - 단체의 경우 3인 이내 공동 신청가능



  o 신청대상 반도체설계 : 2003년 1월∼8월 기간중에
반도체설계가 완성될 수 있는 것으로서,
공고일 현재 상업적 이용, 전시, 출품된 사실이 없는 것
    - 아날로그 또는 RF설계의 경우 : 레이아웃 설계가 완료된 것
    - 디지털 설계의 경우 : FPGA검증 또는 레이아웃 설계가 완료된 것



  o 제출서류 : 반도체배치설계 공모전 참가신청서(소정양식)



  o 제출기한 : 2003. 5. 31일(토)



  o 접 수 처 : KAIST 반도체설계자산연구센터(SIPAC)
    - 주소: (305-701) 대전광역시 유성구 구성동 373-1
(FAX : 042-869-8930)




  o 제출방법
    1) 특허청 또는 반도체설계자산연구센터 홈페이지에서
양식 다운로드

2) 반도체설계자산연구센터 홈페이지에 신청서 등록

3) '반도체배치설계 공모전 참가신청서'(붙임1)를 FAX 또는 우편으로 발송





height="13"> 배치설계 사양 및 규칙 :
자유





height="13"> 설계 결과물 제출



  o 제출기간 : 2003. 8. 30일(토)



  o 제출서류
    1) 신청자가 창작자임을 증명하는 서류

2) 설계회로 및 제품 설명서

3) 성능 및 기능 결과보고서
      · simulation 결과 또는 칩 테스트 결과

· 선택사항 : 칩 테스트 과정의 동영상이나 결과 사진 첨부
    4) 설계D/B
      · 아날로그 및 RF설계의 경우 :
Simulation용 netlist 및 GDS 파일

· 디지털 설계의 경우 :
     

- FPGA 검증 : Simulation용 netlist 및 FPGA 비트스트림 파일

- 파운드리 검증 : Simulation용 netlist 및 GDS 파일





  o 제출장소 및 방법 : 반도체설계자산연구센터에 직접 또는 우편접수






height="13"> 심사방법



  o 1차 서면심사 : 독창성, 상품성, 경제성, 파급효과를 심사



  o 2차 성능심사 : 기술적인 동작·성능 확인



  o 3차 종합심사 : 서류심사 재검증 및 종합 평가





height="13"> 시 상



  o 시상내용
    - 대상(1점) : 국무총리상 및 상금 300만원
    - 금상(1점) : 산업자원부장관상 및 상금 200만원
    - 은상(2점) : 특허청장상 및 상금 각 100만원
    - 동상(5점) : 특허청장상 및 상금 각 50만원



  o 당선작에 대한 지원
    - 반도체설계자산연구센터(SIPAC)의 설계자산
유통D/B에 등록·카달로그 제작·배포 등 기술거래 및 상업화를 지원
    - 특허청에 납부하는 반도체배치설계권 설정등록비 전액지원
    - 한국반도체산업협회(KSIA)를 통한 홍보 및 행사 참여 지원





height="13"> 기 타



  o 문의처
    - 특허청 전기과 반도체배치설계진흥실 문선흡(전화: 042-481-5971)
    - KAIST 반도체설계자산연구센터(SIPAC) 김종선(전화: 042-869-8937)




  o 본 공모전과 관련한 양식 및 안내사항은
특허청 또는 SIPAC 홈페이지 참조
    - 특허청 : target="_blank">http://www.kipo.go.kr/semi/sip.html
    - 반도체설계자산연구센터 : target="_blank">http://www.sipac.org






height="13"> 붙 임 href="http://www.kipo.go.kr/semi/application2.hwp">src="http://www.kipo.go.kr/stat/img/down.gif" border=0>



   

1. 반도체배치설계 공모전 참가신청서 작성양식 1부.


2. 신청자가 창작자임을 증명하는 서류 작성양식 1부.


3. 설계회로 및 제품 설명서 작성양식 1부. 끝.


 



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